强芯之梦005

互推小编 2024-01-13

前两期我们谈了谈对于中国半导体产业来说最需要攻克的两座大山硅晶圆代工和记忆体，大体上这两大市场可以算作IC制造环节，那么本期我们就简要地谈一谈半导体生产的下一个环节，即IC封测。

IC封测是IC封装和IC测试的简称，对于IDM厂商来说IC封测主要由自家的工厂完成，对于无晶圆厂商来说IC封测就需要专业的厂商负责完成。通常IC封装大厂同时进行封装和测试两项业务，但也有仅从事封装业务的IC封装厂和仅从事测试业务的IC测试厂。此外，也有专攻于某一细分应用市场的IC封测厂。

所谓IC封装，就是指把硅片上的电路管脚用导线接引到外部接头处，以便于其他器件连接。封装形式是指安装半导体集成电路芯片用的外壳，它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的保险与其他器件相连接，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。IC封装的工艺流程如图表1所示，但随着技术的发展，一些先进的封装工艺流程与传统的封装工艺流程相比有很大的区别，在后面会提到。

图表 1 IC封装流程图

资料来源：百度文库、亨通伟德投资

下面我们依然摘抄《半导体面面观》这本书来介绍一下IC封测中的一些主要环节。

1）晶圆切割。“电学检查完毕的晶圆，需要在磨砂工序中切掉一定的厚度，接着是在切割过程中将晶圆切割成一个一个的芯片。晶圆上纵横排列的芯片之间的距离设成间隔为100um的划线，因为很容易切割，就把硅晶圆的表面显露了出来。在磨砂后的晶圆上，贴上紫外线照射下特性会发生变化的胶带，再把整体用轮状的架子固定。接下来被称作切丁，也就是表面贴有金刚石颗粒的极薄的圆形刀片，在纯水流动的同时沿划线纵横切割。切割后，用特殊的工具拉伸成UV带的话，一个一个的芯片就会被胶带拖着移动，在芯片之间就会出现小缝隙。接着在胶带背面照射紫外线的话，由于光化学反应胶带的黏着性降低，芯片很容易从胶带上脱落下来。在显微镜下对芯片进行一个一个的外观检测，把有缺陷、损伤、污染的芯片除去，选出来的芯片可以送到下一个工序。”

2）晶圆粘结。“通过切割工序从晶圆中切割出来，并被测定为优质品的芯片，要一个一个地被收容在封装材料里，所以要先把封装芯片用的基本的引线框架连接起来。以由树脂制成的塑模封装为例，在塑模封装里，把称作引线框架的金属框固定在包装机上，用称作弹簧夹头的真空夹头把在UV胶带上排列着的优质芯片吸起来，贴在引线框架的岛部，在镀银的岛部放上银膏，在这里把芯片轻轻地压合在一起。另外在封装过程中，也有被称作共晶合金法的方法，这种被用在需要高可靠性的集成电路中，利用金和硅的反应贴上芯片的方法中，有镀金的岛部温度升高插上芯片的直接固着法和把夹着金胶带的芯片贴在镀金的岛部的金片冲压法。封装过程中，除了正确决定芯片在岛上的位置并牢牢地进行物理固定外，取得电路板和芯片的欧姆接触，并且在接触部分的热阻减少方面也有要求。”

3）引线焊接。“为获得IC芯片和外部的电学性接触，把芯片周围配置的约100um拐角焊盘（外部引出的用电极）和引线框架的引线电极（内引线），用金细线一根一根地连接起来，此工序称为金属丝焊接。焊接中，根据所使用引线框架种类的不同，向焊线机输入引线电极的配置等信息。在引线框架上固定的IC芯片的位置和倾斜度，或者是焊盘和引线电极的相对位置等，用CCD照相机光学检验出来，图像处理后对焊接操作做细微调整。一个芯片的全部焊接结束后，焊接机会把引向框架移到下一个芯片所在的位置，不断地进行焊接操作。焊线操作是这样的：一是把从毛细管中垂下来的金细线的前段用高压放电产生的火苗加热，做成融化的小金球；二是把小金球移到焊盘的位置，轻轻地摁压进行热压焊接，此时也会使引线框架的温度上升。有被称作NTC方式的加热到350℃的做法，也有和超声波并用的200~200℃低温化的UNTC方式；三是控制毛细管的轨道，以便控制铁丝环的形状，一边把焊丝移动引线电极的位置，热和超声波并用进行焊接；四是用焊丝扳手在切断焊丝的同时抬起毛细管，从焊点扯掉焊丝。”

4）塑封。“焊接完成的芯片，未来避免与外部的接触，要将其封入封装或密封材料中。IC密封也有多种方法，大体分为气体密封和非气体密封。气体密封法（真空密封）是为了防止微量气体或液体侵入的完全密封型，又被细分为结合法和溶接法。另一种为非气体密封法（非真空密封），和气体密封法相比密封性稍微差一些，特别是在使用模具的转移模具方面，既便宜生产性又好，得到普遍利用。密封的过程首先是把焊接结束的引线框架固定在模具成形机里，再把预热过的树脂片投入模具内，因提升温度而流化的树脂用棒状活塞加压使其流入模具，铸模就成形了。树脂热硬化之前加温固化，从模具中取出成形结束的引线框架，除去多余的树脂或者杂物，整理模具。在转移模具里，由于包着芯片的是树脂，耐蚀性耐热性还有散热性都有问题。为此，为了确保可靠性，芯片的设计或是保护等都需要下功夫，模具树脂材料以及引线框架的形状材质等都要最匹配。树脂密封最大的问题就是由于水分侵入而引起的各种不良现象。”

5）电镀。“IC外部的引线，在随后的过程中会被加工成各种各样的形状，需要对弯曲部分提高强度，另外对IC载板进行实际装配时，为了提高可焊性并防止生锈还会对其实施外部处理。外部处理，一般就是通过Sn和Pb共晶焊锡来实现引线外部涂层。这方面，有在熔融的焊锡槽中浸透引线框架的方法和使用电解电镀的方法。电解电镀的方法是在包含锡和铅的电镀液中，把在阳极的锡板和在阴极的引线框架连接起来，并在两级之间通电。这样，阳极一侧的锡金会有残余电子，变成离子渗透在溶液中。锡和铅的阳离子向阴极一侧移动，附着在引线框架上，在表面会有锡析出。电镀锡结束后，在盖印工艺中会把公司名、产品名、制造批号等刻印在封装的表面。”

6）检查和分类。IC在入库之前，要按照每个产品的规格进行各种各样的检查和分类。和外形相关的检查包括缺陷、污点、长度、形状、电镀的状态、是否存在异物附着、盖印的清晰度等。通电特性的检查，使用内部装有电脑的被称作小型万用表的自动检测机，进行多阶段的测定，参照IC的规格来判断是否合格，从而把优质产品挑选出来。另外在DRAM和MPU等检查工序里，也可以进行速度分类，根据每个IC的速度分成不同级别。通过检查和分类，进行与IC机能和特性相关的实验，在升高温度并施加电压的状态下进行特性变动量的测定“燃烧测定”BT和判定等。这样的检查，对照着产品规格在除去一定差额条件下，进行电源电流、输出电压、输出电流等相关直流特性及机能、开关速度等工作特性的特定和判定。IC的动态工作特性检查，是在把电源电压等相关特性的上下差额除去的状态下测定的。IC的物理测定是对所有可能的工作状态，对与相应的输入输出信号100%的搭配进行网罗，基本上是不可能的。

接下来看一下全球和中国大陆地区的IC封测产业情况，根据Gartner的数据，2017年全球IC封测市场规模约532.6亿美元，同比增长7%左右，这是2016年年底预测的数据。在全球整体IC封测市场中，专业的封测产值占到52%左右，其余为IDM厂的封测产值。将封装和测试分开来看，2017年全球IC封装产值在420.98亿美元，测试为111.62亿美元。

图表 2全球封装及测试市场规模预测（单位：百万美元）

资料来源：Gartner，2016/12、亨通伟德投资

从市场竞争结构上看，全球IC封测产业的集中程度要小于晶圆代工和记忆体产业，根据TRI的数据，2017年全球前十大IC封测厂商占据了80%的份额，其中龙头老大中国台湾的日月光占据了20%左右的份额，若考虑收购硅品这一因素，日月光的市场份额将达到30%。在全球前十的厂商中，也出现了三家中国大陆地区的厂商，分别是长电通富和华天，三家公司合计占据了20%的份额。相比于IC设计和IC制造，中国大陆本土地区的IC封测领导厂商长电科技与全球第一的IC封测厂商日月光的营业收入差距最小，2017年长电科技的营业收入预计为日月光的60%，而在IC设计领域，海思的2017年预计的营业收入约为高通的27%，在IC制造领域，中芯国际2017年预计的营业收入约为台积电的10%。

图表 3 2017年全球IC封测产业竞争结构

资料来源：TRI、亨通伟德投资

中国大陆方面，根据CSIA的数据，2016年我国IC封测产值达到1,564.3亿元，同比增长13%，这一数字显著高于全球。2017年前三季度，我国IC封测产值达到1,278.6亿元，同比增长16.5%。近年来，我国大陆地区本土的IC封测厂商进步十分迅速，无论是在高端的技术储备和产出上，还是在海外并购资产上，都取得了不错的成绩。特别是在大基金的助力下，长电科技、通富微电实现了对海外优质IC封测资产的收购，补强了高端IC封测的技术实力。近期，数字货币市场的火爆也利好了我国大陆本土的IC封测厂商，根据集微网的新闻，“2017年大陆封测业从比特大陆一家公司中就能获益30亿元左右，采用Flip-Chip工艺封装，其中通富微电和华天每天的量在1kk左右，长电稍多，每天的封测量总计高达5kk。基板方面，比特大陆主要的基板供应商为珠海越亚，每月在150kk左右”。

图表 4 我国大陆地区IC封测产值（单位：亿元）

资料来源：CSIA、亨通伟德投资

高端IC封测产品方面，根据公开信息，我国大陆地区中高端IC封测产品约占32%，其中领导厂商这一数字最高能够达到60%。根据Yole Development的数据，中国先进封装产量自2015年开始以超30%的增速增长，预计2019年产量将达到3600万片12英寸晶圆，同比增速将达到38%，其 Flip-chip、WLCSP是主要增长动力。

图表 5中国先进封装市场预估（单位：百万片，12寸）

资料来源：Yole Development、亨通伟德投资

IC封测这个行业的研究有一个特点，就是需要研究不同IC封测技术的发展和应用，这里有很大的难度，一是需要明白各类IC封测技术的概念，有些封测技术其实是某一种封测技术的延伸和改进，有些封测技术在工序中也需要用到另一种封测技术的工艺，同时这些封测技术也并非对立，而弄懂这些封测技术对于非专业人士来说是很困难的；二是不同IC封测技术的实际应用范围，具体到某类芯片有多少是用了高端的封测技术，这一数据很难查到；三是不同IC封测技术的产值情况、产量情况、各领导厂商的产能情况等数据也很难查到。综上，我们试图从网络上的公开资料搜集了不同IC封测技术的相关概念和市场情况。

图表 6主要封装形式演进

资料来源：TRI、亨通伟德投资

“最早IC封测技术被称为DIP，即双列直插式引脚封装，这项技术在上世纪70年代非常流行，是第一代封测技术的代表性技术，绝大部分中小规模集成电路均采用这种封装形式，其引脚数一般不超过100个，它的引脚从两端引出，需要插入到专用的DIP芯片插座上。后来衍生的DIP封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP。”

“进入80年代后，出现了新一代的封测技术，具有代表性的技术就是芯片载体封装，主要形式包括无线陶瓷芯片载体LCCC、塑料四边引出扁平封装PQFP、小尺寸封装SOP、塑料有线芯片载体PLCC等。其中PQFP的封装形式最为普遍，其芯片引脚之间距离很小，引脚很细，很多大规模或超大集成电路都采用这种封装形式，引脚数量一般都在100个以上。此种封装形式的芯片必须采用SMT技术将芯片与电路板焊接起来，采用SMT技术安装的芯片一般在电路板表面上有设计好的相应引脚的焊点，将芯片各脚对准相应的焊点，即可实现与主板的焊接。PLCC封装也是常见的封装形式，外形呈正方形，32脚封装，四周都有管脚，外形尺寸比DIP封装小得多，具有外形尺寸小、可靠性高的优点。随着半导体产业的快速发展，半导体封测时需要的引脚数不断增加，如果再停留在周边排列引线的老模式上，即使把引线间距再缩小，也不能解决引脚增多的困扰，于是提出了面阵排列的新概念，出现了阵列式封装技术，如PGA技术。PGA芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列，根据引脚数目的多少，以芯片为中心在四周围成2-5圈引脚。”

在第三代半导体封测技术中，最具代表性的技术就是BGA。“BGA封装即焊球阵列封装，它是在封装基板的底部制作阵列焊球作为电路的I/O端与PCB互联。与传统的脚型贴装器件相比，BGA封装器件具有如下特点：1）I/O数较多。BGA封装器件的I/O数主要由封装体的尺寸和焊球节距决定，由于BGA封装的焊料球是以阵列形式排布在封装基片下面，因而可及大地提高器件的I/O数，缩小封装体尺寸，节省组装的占位空间。通常，在引线数相同的情况下，封装体尺寸可减小30%以上。2）提高了贴装成品率，潜在地降低了成本。3）BGA的阵列焊球与基板的接触面大、短，有利于散热。4）BGA阵列焊球的引脚很短，缩短了信号的传输路径，减小了引线电感、电阻。5）明显地改善了I/O端的共面性，极大地减小了组装过程中因共面性差而引起的损耗。6）BGA适用于MCM封装，能够实现MCM的高密度、高性能。”

“在BGA技术开始推广的同时，另外一种从BGA发展来的CSP封装技术开始出露端倪，为芯片级封装的意思。CSP封装可以让芯片面积与封装面积之比超过1：1.14，已经非常接近于1:1的理想情况。同等空间下相对于BGA封装，CSP封装可以将存储容量提高三倍。” 此外还有一种封测技术叫FC技术，这是实现晶圆级封装的一种技术。FC的特点是将芯片的有源面朝向基板，不同于点对点的引线键合，通过芯片上的焊凸块提供与基板之间的互连。倒装结构允许整个芯片表面用来作为互连结构，大大增加了I/O数量，与引线键合以及载带自动焊相比，能够提供更高的互连密度、更高的频率、更好的噪声控制、更小的器件外形，因此在BGA技术中，FC BGA取代传统的BGA技术逐渐成为主流。

不同于引线键合，先进封装多为基板类封装，通过凸块与基板或是PCB连接，因此 Bumping（凸块）是FC以及更高阶工艺的重要基础。Bumping利用薄膜、黄光、电镀等主要制程在基板的连接点上长出铅锡凸块、金凸块或铜凸块，缩小芯片与基板之间连接的锡球直径，减少凸块间距，增加密度是Bumping技术发展的主要趋势。从凸块材料上来看，金凸块成本较高，铜柱凸块技术因其优越的电性能和可靠性，逐渐取代了锡铅凸块，应用在高阶封装中如应用处理器、微处理器、基频芯片、绘图芯片等。根据Prismark Partners的报告，2013年所生产的凸块晶圆达到1,400 万片，其中仅有6%使用铜/锡银覆盖。到2018年，生产的凸块晶圆总数将成长近一倍，达到2,700万片，其中35%将使用铜/锡银盖板，这甚至还不包括会进一步增加百分比，用于TSV应用的微型凸块。其目标为应用于包括行动装置、内存及高阶逻辑芯片。目前全球具备12寸晶圆锡银铜凸块产能的厂商约有7家，台积电产能位居第一，日月光、硅品、艾克尔、南茂、长电和耐派斯都具备12 寸晶圆凸块量产能力。

图表 7 倒装芯片凸点产能预测（单位：wspy）

资料来源：MEMS

IC封测技术进入第四代后，出现了WLP、SIP、POP、WSP等技术。其中，WLP技术是指在晶圆前道工序完成后，直接对晶圆进行封装，再切割分离成单一芯片，相对于传统封装将晶圆切割成单个芯片后再进行封装，WLP技术在封装成本方面具有明显的优势。将WLP与CSP相结合，就出现了WLCSP技术，即晶圆级芯片尺寸封装。WLCSP不仅能明显缩小IC尺寸，符合移动电子产品对高密度体积空间的需求，同时，由于芯片可以以最短的电路路径，通过锡球直接与电路板连接，还能大幅度提升信息传输速度，有效降低杂讯干扰几率。与传统封装技术QFP和BGA封装产品相比，晶圆级芯片尺寸封装的产品比QFP产品小75%、重量轻85%，比BGA尺寸小50%、重量轻40%。

图表 8 从传统封装至倒装封装及晶圆级封装结构变化示意图

资料来源：TRI、亨通伟德投资

目前晶圆级芯片尺寸封装（WLCSP）主要采用晶圆凸点封装（Wafer Bumping）和Shellcase系列WLCSP两种封装技术。晶圆凸点封装是一种技术难度相对较低的WLCSP封装形式，它的主要特点是在芯片正面直接引出电路及焊垫，而Shellcase系列WLCSP不仅可以在芯片正面直接引出电路及焊垫，也可以将芯片的电路引至芯片的背面后再制作焊垫，Shellcase系列WLCSP封装包括了Wafer Bumping的技术要点，其技术难度要高于晶圆凸点封装，且工艺流程也较晶圆凸点封装复杂。

虽然晶圆凸点封装本身也是一种先进的封装形式，但Shellcase系列WLCSP优势比较明显，其应用领域更广且更符合封装技术的发展趋势：首先，Shellcase系列WLCSP在影像传感器芯片封装领域具有天然优势。由于影像传感芯片的作用主要是光学成像，其功能的实现需要吸纳、反馈物体光线，这势必要求芯片正面无视觉障碍物，即封装的焊垫不能放在芯片正面，否则会阻碍光线成像。Shellcase系列WLCSP在芯片的正反两面黏贴玻璃基板（或其他绝缘材料），将芯片线路、焊垫引至背面，玻璃基板具有透明特性，因此，Shellcase系列WLCSP在影像传感器封装上具有绝佳的优势，而晶圆凸点封装由于在芯片正面引出焊垫，无法应用至影像传感器等领域；其次，Shellcase系列WLCSP技术更符合三维（3D）封装发展趋势。硅通孔（TSV）的三维封装技术被业界认为是超越摩尔定律的主要解决方案，是未来半导体封装技术发展的发展趋势，而Shellcase系列WLCSP技术由于能够在芯片正反面引出电路及焊垫，两者工艺十分相似，掌握Shellcase系列WLCSP技术能快速进入硅通孔技术领域。

晶圆级CSP封装技术制程主要如下：在芯片尚未切割前即进行，整片芯片经由薄膜，黄光及蚀刻等晶圆制程完成封装，最后再切割成单颗的IC，此种制程可视为前段半导体晶圆厂制程的延伸，其基本步骤如下列所述：

a.以黏着剂将一片高透光性的薄玻璃黏贴于芯片的正面以保护晶圆表面不受污染；b.研磨黏有玻璃的芯片背面，使芯片的厚度变薄，借此降低之后的封装厚度，并以蚀刻的方式将芯片切割道背面的硅材料去除，使一颗颗独立IC产生于黏着的玻璃保护片上；c.将玻璃保护层黏贴于芯片背面，以达到完全包覆IC 的保护作用；d.在玻璃表面准备制作焊接点的所在位置覆上一层有机材料作为绝缘缓冲层； e.在个别的IC之间切割露出IC焊垫的截面再溅镀上金属层，再利用三度空间之曝光、显影及蚀刻等制程完成所需的金属线路，使线路与IC焊垫的截面相连通；f.在金属线路上覆盖上一层保护层；g.BGA型式的组件则以印刷的方式将锡膏印在整片芯片上焊接点的所在位置，在经过回焊Reflow形成锡球；h.切割芯片成为单颗封装完成的IC。

图表 9 WLCSP-Shell3D工艺流程

资料来源：精材科技、亨通伟德投资

SIP也是一种第四代的封装技术，“根据ITRS的定义，SiP为将多个具有不同功能的有源电子元件与可选无源器件，以及诸如MEMS或者光学器件等其他器件优先组装到一起，实现一定功能的单个标准封装件，形成一个系统或者子系统。从架构上来讲，SiP是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能。与SOC（片上系统）相对应。不同的是系统级封装是采用不同芯片进行并排或叠加的封装方式，而SOC则是高度集成的芯片产品。”

图表 10 SIP架构

资料来源：电子工程网、亨通伟德投资

相较一般封装技术，SiP具备的优势如下：封装效率提高并减少封装体积、缩短产品上市时程、可将不同制程的芯片进行封装达到异质整合、降低系统成本及提高电性能、可应用于多种领域，如光电、通信、传感器及MEMS等领域、较无专利成本及侵权风险。另外由SiP延伸的3D堆叠式封装技术，通过在垂直方向上增加可放置晶圆的层数来进一步提高SiP的整合能力，可以说作为异质整合的标杆，SiP在超越摩尔定律方面扮演着头号角色。

图表 11 SiP的基本分类

资料来源：TRI、亨通伟德投资

2016年全球SiP产值约为64.94亿美元，较2015年成长17.40%左右；2017年在智能型手机虽然成长不快，但是以AppleWatch为代表的等其他电子产品也倾向用SIP封装技术来缩小产品的体积，所以有市场人士预计全球SIP增速在2017年为20.36%，2017全球SiP产值估计达到78.16亿美元。

图表 12 2013—2017SIP市场规模（单位：百万美元）

资料来源：电子工程网、亨通伟德投资

随着台积电InFo制程技术日益成熟，加上国内、外芯片供应商及封测业者争相投入研发，SiP模块解决方案已从早期简单的2D封装方式，快速进展到2.5D，未来发展方向是3D封装。由于芯片可垂直堆叠，大大降低电流损耗及热能产生，且能满足体积缩小趋势。3D封装模式的SiP是通过封装超越摩尔定律最重要的技术手段。

还有一种第四代的封测技术叫POP，这种技术采用两个或两个以上的 BGA堆叠而成，将高密度的数字或混合信号逻辑器件集成 POP封装的底部，这种双层结构节省了基板面积，可以应对逻辑器件和存储器件之间的高速互联。

最后是第五代的封测技术，如FOWLP、eWLB、InFO、TSV等。

FOWLP是WLP技术的一种，WLP技术利用重分布层（RDL）可以直接将芯片与PCB做连接，这样就省去了传统封装DA段的工艺，不仅省去了DA工艺的成本，还降低了整颗封装颗粒的尺寸与厚度，同时也绕过DA工艺对良率造成的诸多影响。起初WLP采用的是Fan-In技术（扇入型晶圆级封装），研究机构Yole Developpement的研究报告指出，由于终端应用对芯片功能整合的需求持续增加，SiP封装将越来越受到欢迎，进而威胁Fan-In封装未来的发展前景。该机构已经将2015～2021年Fan-In封装出货量的复合年增率预估由9%下修到6%。Yole进一步分析，目前Fan-In封装仍是最低成本、最适合用来实现封装微型化的技术选择，因此广获智慧型手机、平板电脑等行动装置芯片采用。截至目前为止，约九成的Fan-In芯片都是应用在手机和平板装置上。然而，随着终端应用制造商更青睐在单一封装内整合更多功能的元件，未来有许多原本独立封装的元件都会改用SiP封装，Fan-In封装的发展前景势必会受到影响。其中，电源管理、射频元件改用SiP封装的趋势将最为明显。

在模拟/混合信号/数字领域，主要的晶圆级应用需求是BT+WiFi+FM组合芯片、RF收发器、音频/视频解码器、直流/交流转换器、ESD/EMI IPD。在MEMS器件领域，主要应用需求来自电子罗盘、RF滤波器、加速度计和陀螺仪。另外，CMOS图像传感器也有强烈的应用需求。

图表 13 Fan-In封装市场预估（单位：百万颗）

资料来源：Yole Developpemen、亨通伟德投资

尽管存在超过十年，但是FIWLP仍然在不断演进，并吸引新的应用。当前市场数据表明FIWLP制造产能是充足的，并且越来越多的需求在200mm和300mm晶圆。此外，物联网将为FIWLP带来更广泛的应用。

从技术观点来看，持续的创新为了拓展FIWLP能力。当前的量产凸块间距大多为0.4mm，而0.35mm也已准备就绪。目前各厂商正在芯片尺寸和I/O数量上做努力，量产的最大I/O数量正朝着200+发展。最新公告显示已经最大可达800个I/O。芯片尺寸的“甜蜜点”范围可达7mm x 7mm，而8mm x 8mm和9mm x 9mm也已准备就绪。

图表 14 FIWLP封装器件出货量预测（根据不同器件分类单位：百万颗）

资料来源：Yole Developpement、亨通伟德投资

理论上，传统的WLP多采用Fan-in型态，应用于低接脚数的IC。但伴随IC讯号输出接脚数目增加，对锡球间距的要求趋于严格，加上印刷电路板构装对于IC封装后尺寸以及讯号输出接脚位置的调整需求，因此变化衍生出扩散型与Fan-in加Fan-out等各式新型WLP封装型态，其制程甚至跳脱传统WLP封装概念，如英飞凌于2006年SEMICON Europe即提出新型态的Fan-out WLP封装技术。

FOWLP就是衍生出的Fan-out WLP（扇出型晶圆级封装），在一个环氧行化合物（EMC）中嵌入每个裸片时，每个裸片间的空隙有一个额外的I/O连接点，这样I/O数会更高并且的对硅利用率也有所提高，使互连密度最大化，同时实现高带宽数据传输。FOWLP基带处理器、射频收发器和电源管理IC等方面的使用实现了最新一代的超薄可穿戴和移动无线设备。因为持续连接和节约的空间，FOWLP有潜力适用于更高性能的设备，包括内存和应用处理器，FOWLP也能够应用到新市场，包括汽车和医疗应用甚至更多。FOWLP并被预测会成为下一代紧凑型、高性能电子设备的基础。根据Yole预测未来四年FOWLP市场规模增速较快，预计到2020年市场规模为24.88亿美元。

相应地，FOWLP市场也包括两个部分，一是单芯片扇出封装，应用于原先Fan-in无法应用的通讯芯片、电源管理IC等大宗应用市场；二是高密度扇出封装，FoWLP可作为多芯片、IPD或无源集成的SiP解决方案，应用于AP以及存储芯片。如Fan-out技术的主要推动者台积电，目前其InFO技术在16nm FinFET上可以实现RF与Wi-Fi、AP与BB、GPU与网络芯片三种组合。未来高密度扇出封装这一市场想象空间更大。 FOWLP封装并不是一个全新的技术，第一代产品为eWLB，不仅能降低成本与厚度，而且能实现高整合性，但因为良率问题使用受限，市场成长较慢。直到台积电InFO技术和制程逐渐成熟，并成功在苹果最新产品中获得应用，FOWLP一跃成为智能手机追捧的热点和封装厂商布局的重点。FOWLP市场潜力大但风险也高，最大的风险在于成本。其他智能手机是否能跟进 FOWLP，最大的变量就是成本。 FOWLP能够集成来自不同技术节点的多个裸片以及一些无源器件，具备低成本、高性能、低功耗等优点，有更好的电气属性和散热性能。 FOWLP的成本低于2.5D，工艺难度低于3D，将在3D IC技术成熟以前得到较为广泛的应用。尤其是大体量的iPhone对该项技术的引入，将迅速催化FOWLP走向成熟，高端手机在用户体验方面的差异化竞争将使三星等高端品牌迅速跟进，同时低成本的特点将使该项技术在中低端智能机市场大受追捧。长远来看，以FOWLP为先进代表的WLP技术将在物联网等终端领域拥有光明的未来。市调机构Yole Developpement预计2016-2021年FOWLP迎来发展的黄金五年，2021年市场规模将从2016年的4.8亿美元上升到25亿美元，年复合成长率达39%。

图表 15全球FPWLP产值（单位：亿美元）

资料来源：Yole Developpement、亨通伟德投资

随着高阶IC芯片市场需求的不断扩大，3D与2.5D的IC封装市场已经进入成长期。跟据DIGITIMES预估，2020年全球3D与2.5D的IC封装市场规模将达1,705亿美元，合计2016~2020年的年复合成长率为38.30%。Research and Markets 表示，相较于3D晶圆级芯片封装或2.5D等其它封装技术，3D 硅穿孔（Through-silicon via; TSV）技术且有最高的互连密度及更大的空间效率等优点，因此预估3D TSV市场年复合成长率会高于其它封装技术。

TSV是一项高密度封装技术，正在逐渐取代目前工艺比较成熟的引线键合技术。TSV技术通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。TSV封装具有电气互连性更好、带宽更宽、互连密度更高、功耗更低、尺寸更小、质量更轻等优点。 3D芯片堆叠技术的实现可分两步走，第一阶段是先采用借助硅中间互连层的2.5D技术，功能芯片通过微型锡球与硅中间层连接，再通过一层TSV衬底连接到3D芯片封装用衬底上；而第二阶段则会将TSV结构直接植入芯片之中，使堆叠的芯片能够实现垂直互联。目前，2.5D扮演着向3D过渡的角色，成本和工艺是制约3D量产普及的最大难题。

图表 16 TSV制造工艺流程中应用的技术

资料来源：Yole Developpement、亨通伟德投资

TSV的技术步骤如下：a.以黏着剂将一片高透光性的薄玻璃黏贴于芯片的正面，以保护晶圆表面不受污染；b.研磨黏有玻璃的芯片背面，使芯片的厚度变薄，借此降低之后的封装厚度；c.以蚀刻的方式将芯片背面的硅材料去除，作为RDL 线路连接之孔洞；d.在芯片表面覆上一层二氧化硅作为绝缘层；e.在芯片表面溅镀上金属层，再利用三度空间之曝光、显影及蚀刻等制程完成所需的金属线路，使线路与IC 焊垫的截面相连通；f.在金属线路上覆盖上一层保护层；g.BGA 型式的组件则以印刷的方式将锡膏印在整片芯片上焊接点的所在位置，再经过回焊形成锡球。最后切割芯片成为单颗封装完成的IC。

图表 17 TSV封测技术流程

资料来源：精材科技、亨通伟德投资

3D WLCSP是当前能高效整合小尺寸光电组件如CMOS影像传感器等的首选解决方案。它也是目前最成熟的3D TSV平台，未来几十年内，3DIC都将凭借着更低的成本、更小的体积，以及推动芯片功能进化等优势，成为未来半导体产业的新典范。据Yole Developpement预估，未来五年内，3D堆栈DRAM和3D逻辑SoC应用将成为推动3DIC技术获得大量采用的最主要驱动力，接下来依序是CMOS影像传感器、功率组件和MEMS等。

图表 18 2016~2022年按领域细分的TSV应用晶圆预测（单位：百万片12寸晶圆）

资料来源：Yole Developpement、亨通伟德投资

2016年，受BSI CIS应用推动，目前3D TSV应用的设备市场营收超过了1.7亿美元。同时，至2022年，3D TSV应用的材料市场将从目前的1.09亿美元增长至2.32亿美元高峰。3D TSV应用的材料市场将主要受到下一代3D堆栈存储器的推动，它将变得更加复杂，因此需要额外的先进材料，如光阻材料和填充材料，以获得更好的性能。

3D TSV应用的设备市场预计将因为BSI CIS混合堆栈的引入而在2019年出现下跌，混合堆栈无需任何TSV互联，因此不需要专用于TSV制造的设备投资。如果未来3D混合键合被认为是3D堆栈BSI的一种替代技术，那它将会影响并导致整个TSV设备市场下滑。不过，随着3D堆栈存储器的发展，以及TSV在指纹和环境光等传感器领域的渗透率提高，预计3D TSV设备市场到2020年会开始复苏。

图表 19 3D TSV应用的设备和材料市场预测（单位：百万美元）

资料来源：Yole Developpement、亨通伟德投资

从产业发展角度看，先进的FOWLP、eWLB等技术通常在IC制造的后端完成，因此IC代工厂开始蚕食IC封测厂的市场，一个典型的案例就是全球IC代工老大台积电以集成扇出型封装InFo的优势抢在三星前拿下iPhone7 A10全部订单。但另一方面，SIP技术的发展又使得IC封测厂商向下游抢夺终端组装厂的份额。

图表 20 WLCSP和SiP封装在制造产业链间的交叉拓展

资料来源：TRI、亨通伟德投资

下面我们讲一下探针卡。探针卡（Probe Card）是一片布满探针的电路板，为测试机台和待测晶圆间测试分析的接口，每一种IC至少需一片相对应之探针卡，应用于晶圆针测阶段，为IC产品的晶圆测试，属半导体产业中相当细微的一环。

IC于晶圆上制造完成，在IC尚未封装前，对裸晶以探针做功能测试，亦即以探针卡上面的探针与待测芯上的焊垫或凸块接触，输入及输出芯片讯号以进行电性量测，再配合周边测试仪器与软件控制达到自动化量测，检验制作完成的晶圆良率；在晶圆针测过程当中，会筛选出不良品（瑕疵或故障的晶粒），并将不良品做标记，晶圆切割后，良品将进行后续的封装制程，不良品则避免继续下阶段的制程。

晶圆针测系属半导体制程当中的后段制程，晶圆针测可避免不良品进入后段封装制程；由于封装的成本在整体IC生产上所占比例较高，故避免不良品进入后段封装制程，可降低构装成本的浪费。另外电子产品越来越向轻薄、高功能及低功耗发展，高阶封装技术成本逐渐提高的趋势下，能减少构装浪费的晶圆针测已经成为IC产业中重要且关键的一环。

国际专业市调机构VLSI Research Inc.的调查报告中指出，2016年全球半导体探针卡产值约1,370百万美元，产值与去年持平；随着未来几年半导体市场被高度看好、成长可期，预估2017年全球半导体探针卡产值年成长率将高达为11%、产值达到1,500百万美元以上。全球半导体探针卡市场长期呈现逐年持续成长趋势，预估2016年到2021年总产值将以年复合成长率(CAGR)6.2%稳定成长，至2021年达到1,852百万美元。

探针卡的发展与IC产业发展有同步关系，如立体堆栈芯片、芯片级封装、覆晶封装、多芯片组合、KGD、铜柱凸块封装、绘图芯片、高频测试需求等，均需仰赖不同的探针测试技术。综合IC的发展趋势与晶圆探针卡的关系，归纳出以下十项发展趋势：a.针距细微化： ITRS于 Metrology Roadmap 2012 Update中揭露半导体整体技术的演进，将持续朝电路间隔微小化前进。配合未来IC制程微缩及芯片面积持续缩小，晶圆探针卡将朝向更细微化的针距发展，以符合IC制程技术的要求。b.防讯号干扰：系统单芯片已成为IC发展主流，未来IC制程、功能将更加复杂，包括逻辑、内存、模拟等各种功能区块将集中于同一颗芯片内，相对地使晶圆针测技术困难度愈来愈高，也使得讯号的防干扰性备受挑战。C. 适用不同半导体材质与技术：对于半导体新制程技术的创新与开发，将衍生对应出不同类型的芯片焊垫及焊垫材质。若待测芯片的接触焊垫材质不同，所需的探针卡技术亦将有所差异。d.高速探针卡：近年来因行动通讯、网络应用需求上扬，使高速通讯芯片需求大幅成长，甚至驱动IC也朝高速讯号传递发展。高速通讯芯片中最重要的设计考虑乃讯号的传递，所以讯号传递路径的阻抗匹配、及讯号完整性都极其重要；如何进行探针卡的线路设计与制造精密度，以确保讯号传递的完整性，亦为探针卡的开发关键。e. 多芯片平行测试：因应12寸晶圆厂快速成长，IC测试厂商为了节省测试时间并提升成本效益，偏好一次接触就能达到多芯片测试的探针卡。要达到此目的，设计芯片同测数要越高，但其DUT与DUT间的一致性也就越难达到，再加上同测面积越大，其平面度也越难控制，必须有更好的探针卡设计制造技术。f.Low k芯片用探针卡：当半导体制程演进至90nm时，其介电层必须使用低介电值的Low k材料以提高组件效能，故低介电系数制程技术的产品已成主流。然一般 Low k材质多属于易脆多孔性材料，在晶圆针测时容易造成芯片的伤害，故如何控制探针卡的针压范围就非常重要。g.少清针：探针卡的针尖接触质量不佳时，将无法达到良好测试功能，必须加以清针才能继续测试；但清针时，针尖会被磨耗，探针寿命会因此缩短。因此开发少清针的探针卡已成产品发展重点。h.高低温测试：由于IC产品须适用于各种不同环境中，故晶圆测试时，必须针对高低温进行测试，以符合产品规格要求。因此，研究温度效应造成的探针卡变异现象，亦为设计开发的要点。i:高功率芯片测试：高功率芯片所需测试的电流，相对于一般芯片要高出许多，此时探针卡探针的电流耐受能力就显得非常重要。故高耐电流探针亦为设计开发要点。g:低接触电阻：为符合手持行动装置减少耗电的需求，其操作电压相对应会降低，而探针卡在测试芯片时的接触电阻就不能太高。因此低接触电阻探针卡，亦为设计开发的要点。

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